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Respondida
1401978
Ano:
2012
Disciplina:
Engenharia Eletrônica
Banca:
FUNRIO
Orgão:
CEITEC
Provas:
Especialista em Tecnologia Eletrônica Avançada - PRTEVA
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Tópicos avançados em microeletrônica
A etapa de síntese da malha de distribuição de relógio (CTS –
clock tree synthesis
) de um sistema digital deve ser feita:
A
Durante a síntese lógica.
B
Durante a simulação lógica.
C
Durante o STA (
static timing analysis
) .
D
Após a disposição dos blocos no leiaute (
placement
)
E
No momento da definição da arquitetura do sistema.
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