Observe o código VHDL abaixo.
ENTITY cod IS
PORT( y :IN INTEGER RANGE 0 TO 3;
x :IN BIT_VECTOR(3 DOWNTO 0);
a, b, c, d :OUT BIT_VECTOR(3 DOWNTO 0)
);
END cod;
PORT( y :IN INTEGER RANGE 0 TO 3;
x :IN BIT_VECTOR(3 DOWNTO 0);
a, b, c, d :OUT BIT_VECTOR(3 DOWNTO 0)
);
END cod;
ARCHITECTURE comp OF cod IS
BEGIN
a <= x WHEN y = 0 ELSE "1111";
b <= x WHEN y = 1 ELSE "1111";
c <= x WHEN y = 2 ELSE "1111";
d <= x WHEN y = 3 ELSE "1111";
END comp;
BEGIN
a <= x WHEN y = 0 ELSE "1111";
b <= x WHEN y = 1 ELSE "1111";
c <= x WHEN y = 2 ELSE "1111";
d <= x WHEN y = 3 ELSE "1111";
END comp;
Essa descrição de hardware representa um
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