Um projetista tinha a intenção de descrever um circuito combinacional utilizando linguagem Verilog. Para tanto, escreveu o código a seguir. Porém, durante uma revisão, detectou-se que o código não implementaria um circuito puramente combinacional. Para se atingir o resultado desejado, o projetista deveria

module teste (f,g,a,b,c)
output f, g;
input a, b, c;
reg f, g;
always @(a or b or c)
if (a==1)
f=b;
else
g=c;
endmodule