Considere o código a seguir escrito na linguagem Verilog.
module teste (y, A, B);
input [7:0] A, B;
output [7:0] y;
assign y = A | B;
output [7:0] y;
assign y = A | B;
endmodule
Se as entradas A e B tiverem respectivamente os valores 8’b1010_1011 e 8’h42, a saída y terá o valor
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