Dado o seguinte código em System Verilog:
wire a = 1'bx;
wire b = 1'bx;
wire b = 1'bx;
reg c,d;
initial if (a) c = 1'b0; else c = 1'b1;
initial if (b == 1'bx) d = 1'b0; else d = 1'b1;
initial if (a) c = 1'b0; else c = 1'b1;
initial if (b == 1'bx) d = 1'b0; else d = 1'b1;
final $display("c = %b, d = %b", c,d);
Qual a saída do programa acima?
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