Considere que você está liderando o projeto de um novo microprocessador de baixo consumo energético destinado a sistemas embarcados de processamento de imagem. Para economizar área de silício e reduzir a dissipação térmica, sua equipe de arquitetura decidiu remover as unidades de hardware complexas responsáveis pela detecção dinâmica de dependências de dados e pelo reordenamento de instruções fora de ordem (out of order). Para compensar essa simplificação e manter o alto desempenho, toda a responsabilidade de identificar o paralelismo e agrupar operações independentes foi transferida para o compilador, que deve gerar uma única instrução larga contendo múltiplos campos de operação para serem executados simultaneamente pelas unidades funcionais. Qual é a classificação arquitetural correta para esse processador?

Diferentemente dos multiprocessadores que compartilham a memória física, os multicomputadores são sistemas compostos por nós independentes, em que cada processador possui sua própria memória local privada. Tendo isso em vista, assinale a alternativa que apresenta o método exclusivo utilizado para a comunicação e transferência de dados entre os processadores nessa arquitetura.

Um engenheiro de desempenho em uma empresa de computação de alto rendimento está otimizando um algoritmo paralelo em um servidor com arquitetura multiprocessada SMP (Symmetric Multi Processing). Durante o perfilamento da aplicação, ele nota que, embora duas threads estejam escrevendo em variáveis globais completamente distintas e independentes (sem dependência de dados), o desempenho do sistema está degradado devido a um excessivo tráfego de invalidação no barramento de coerência de cache. A análise de memória mostra que essas variáveis independentes foram alocadas em endereços contíguos que cabem dentro do mesmo bloco de 64 bytes. Qual é o nome técnico do fenômeno arquitetural que está causando essa perda de desempenho por invalidação desnecessária da linha de cache inteira?

No projeto de arquiteturas de conjunto de instruções, a escolha entre formatos de instrução de tamanho fixo e de tamanho variável exerce influência direta sobre a complexidade da implementação do hardware. Considerando o contexto de processadores modernos com execução em pipeline e capacidades superescalares, qual é a principal vantagem arquitetural decorrente da adoção de um formato de instrução de tamanho fixo em detrimento do formato de tamanho variável?

Você atua como engenheiro de sistemas em um projeto de compiladores para uma nova arquitetura de processadores CISC. Durante a fase de otimização da geração de código para estruturas de dados compostas (structs) da linguagem C, você identifica um padrão ineficiente: para ler um campo específico de uma struct, o compilador está gerando duas instruções, sendo a primeira uma soma aritmética para calcular o endereço físico do campo e a segunda a instrução de carga propriamente dita. Para reduzir o tamanho do código e os ciclos de clock, você deve alterar o backend do compilador para utilizar um modo de endereçamento que permita acessar o campo diretamente, somando o endereço inicial da struct (armazenado em um registrador) com a posição fixa do campo (constante), tudo em uma única instrução de máquina. O modo de endereçamento que você deve selecionar para essa implementação é o

Considere que você atua como arquiteto de sistemas em um projeto de supercomputação e está projetando a rede de interconexão para um novo cluster massivamente paralelo com topologia em malha (mesh). O sistema utiliza comutação por fluxo (wormhole switching) para minimizar a latência. Durante os testes de carga, observou-se que o bloqueio de um único pacote em uma porta de entrada do roteador, devido ao congestionamento na porta de saída desejada, está impedindo o avanço de outros pacotes que estão atrás dele na mesma fila, mesmo que as portas de saída destino desses outros pacotes estejam livres. Para mitigar esse fenômeno de bloqueio de cabeça de fila (Head of Line Blocking) e melhorar a vazão da rede sem alterar a topologia física ou aumentar a largura de banda dos links, qual modificação arquitetural deve ser implementada nos roteadores?

No desenvolvimento de algoritmos paralelos de alto desempenho em arquiteturas modernas, dois conceitos amplamente utilizados são a coerência de cache e a consistência de memória. Considere um cenário em que um programador implementa um padrão produtor consumidor simples utilizando uma flag booleana para indicar a disponibilidade de um dado recém-escrito em um buffer compartilhado. Mesmo operando sobre um hardware que garante coerência de cache estrita (como o protocolo MESI), o consumidor ocasionalmente lê dados inconsistentes ou desatualizados após verificar que a flag é verdadeira. Qual primitiva de programação paralela deve ser obrigatoriamente inserida no código para corrigir esse comportamento e qual é a justificativa técnica para sua necessidade?

Assinale a alternativa que apresenta a principal limitação arquitetural que impede o uso de protocolos de coerência de cache baseados em espionagem (snooping) em sistemas massivamente paralelos com centenas de processadores.

A hierarquia de memória é fundamental para o desempenho dos sistemas computacionais, baseando-se nos princípios de localidade temporal e espacial. Acerca de Registradores, Memória RAM (DRAM), HD (Hard Disk Drive) e SSD (Solid State Drive), assinale a alternativa que apresenta corretamente a correlação entre tecnologia, volatilidade e desempenho.